다룰 내용
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- Positive Edge Triggered J-K Flip-Flop으로 상태 순차 000,001,011,100을 반복하는 동기식 Counter 설계 (p.444)
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- J-K Flip Flop을 사용한 3-Bit 2진 Counter 설계 (p.448)
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- JK Flip Flop으로 주어진 상태도에 대한 Counter 회로 설계(미사용 상태 Don’t Care) (p.452)
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